周期抖动（又名周期抖动）任意一个时钟周期之间的差异以及理想或平均时钟周期——通常通过测量显示示波器的信号周期（图B） ，和循环到循环抖动--任意两个相邻时钟周期的持续时间。它对于某些类型的时钟来说可能很重要微处理器中使用的生成电路和RAM接口，并用示波器（图C）
抖动性能/规格限制由ITU-T等标准化机构确定，Telcordia和IEEE。规范和测试本地以太网（IEEE）抖动的方法不同与用于SDH/SONET/SyncE（ITU-T、Telcordia）的那些不同。

作为下一代串行标准的数据速率增加，模拟异常对信号完整性和质量。信号通路中的导体，包括电路板
迹线、过孔、连接器和布线具有回波损耗的输电线路效应降低信号电平、引起偏斜的反射，并增加噪声，从而增加抖动。每件事但是从基本系统时钟信号开始（SYSCLK或主时钟）。与重要时钟信号的性能特征、成本产生信号的方式可能会有很大的变化10倍--取决于体系结构和设计使用的方法。
帮助实现系统设计没有过多的性能保护带（以及因此成本过高），本文的重点是提供不同体系结构的更新用于创建符合每个特定高速串行数据实施方案。具体的抖动类型，定义和符合性测试方法已经有很好的记录，不会重复.

用于创建系统时钟是石英晶体振荡器（“XO”），一种经过验证的技术使用多年。晶体振荡器本身具有固有抖动特性及其输出抖动根据设计/电路及其单元而变化价格智能系统设计师意识到系统/产品/设计的成本本身就是需要满足的“规范”。这篇文章一起描述了创建信号的每种方法带有推荐表以帮助潜在用户
避免产生比必需的.

对更高泛音的操作需要更多复杂的电路和几个振荡器公司正在努力增加石英晶体基本和第三Overtone共振支持10Gb光纤的技术信道频率为70.8333Mhz x 3=212.500Mhz。这些努力专注于提供最低抖动的主时钟性能--随着数据总线速度的不断提高而需要增加。尽管如此，这项技术仍处于高级阶段，并非所有人都能获得晶体振荡器供应商。
另一项已成功利用的技术是积分整数乘法器。在这些设备，通过锁定集成电压控制的输入信号以直接整数乘法（2x，3x、4x…等），然后二进制划分回所需的操作频率一种可以所采用的是谐波乘法。这与晶体泛音利用技术差值是晶体的输出信号振荡器（而不是晶体）乘以一个整数值。除了损失和其他妥协在电路集成中制造，抖动性能为恶化因子为20LogN（其中N为整数乘法因子）在直接（即泛音模式的晶体基波）频率生成上的变化。卡迪纳尔超低成本的时钟振荡器.
因此，当基波、泛音和/或谐波频率产生是可能的，这些技术相比之下，成本和复杂性往往令人望而却步
对于积分整数乘法，尽管具有较小的裕度，但抖动要求。避免任何不必要的成本溢价，多么设计师在设计期间需要集中精力输出信号所经过的特定带宽计算抖动。
所使用的第三种技术被称为积分“分数N”乘法器。这就是可以将输入信号的频率转换为实际上任何其他频率——与整数相关或无关。例如，25Mhz的晶体频率可以是转换为644.53125Mhz乘以25.78125。原因超过本文的预期目的和深度在最高量的信号抖动中。还是一样对于某些系统来说是足够的，并且到目前为止在以上频率下使用最具成本效益215兆赫.

在上一节中，生成CLK的方法并讨论了它对抖动性能的影响。无论是否实施建筑是Fundamental或Overtone Crystal，N-乘法器或分数-N乘法器，时钟晶体振荡器还包含根据现有的逻辑技术。输出的特定类型逻辑兼容性可以是低压CMOS（LVCMOS），低压，正电源发射极耦合逻辑（LVPECL），低压差分信号（LVDS）和/或高速电流转向逻辑（HCSL）。输出逻辑类型为主要与输出频率有关和/或处理逻辑接口的通用性给定应用程序类型内的设备。例如PCIe SYSCLK的主要逻辑类型是HCSL.
晶体振荡器输出逻辑兼容性通常处理设备逻辑的开发滞后6到12个月，有时甚至更长。逻辑翻译器在过渡期间使用。一个例子是最小化转换差分信号（TMDS）。TMDS用于系统中的某些应用设计（例如：HDMI），但目前无法作为晶体振荡器输出逻辑的选择。这个输出逻辑类型的重要性在于贡献通过连接晶体振荡器（以及任何附加输出翻译设备）到处理设备。通常，转换时间最快的逻辑类型（例如上升/下降时间）通过“眼睛模式”将导致最低的接口抖动。
在Cardinal Components，我们提供的解决方案包含提到的每一项技术：高频水晶基频、泛音、整数-N和分数N。执行每个产品以提供客户拥有成本最高的解决方案性能有效。